集中器内部数字电路如MCU、存储器与模拟采集、载波通信电路之间的串扰主要由高速信号边沿的谐波通过公共阻抗和空间耦合引起.
降低串扰需优化布局、滤波和接地.
PCB布局严格执行分区：将数字区、模拟区、载波区分开，中间用地平面隔离带分割。关键高速线如时钟、地址线采用带状线结构走在内层，上下为地平面。在数字IO口串联小电阻22Ω或磁珠PBZ1005B-501Z0T以减缓边沿。为数字电源和模拟电源分别使用独立的LDO，并通过CMZ2012A-900T共模电感在一点连接两地。模拟区域使用 Guard Ring接地保护环包围.
通过仿真和实测，上述方法可将数字噪声对16位ADC的干扰降低至1LSB以下，系统内部串扰降低30dB.
沪公网安备31011702889749号
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